日本語タイトル#
ListenToJESD204B：FPGA ベースの超音波取得システムのための軽量オープンソース JESD204B IP コア
英文タイトル#
ListenToJESD204B: A Lightweight Open-Source JESD204B IP Core for FPGA-Based Ultrasound Acquisition systems
日本語摘要#
超音波システムにおける数百の厳密に同期したチャネルが数十 MSPS で動作する要求は、従来の低電圧差動信号リンクの帯域幅、ピン数、遅延を超えています。JESD204B シリアルインターフェースはこれらの制限を緩和しますが、商業用 FPGA IP コアは専有的で高価、かつリソース集約型です。私たちは、AMD Xilinx Zynq UltraScale + デバイス向けに、許可された Solderpad 0.51 ライセンスの下でリリースされたオープンソース受信機 IP コアである ListenToJESD204B を提案します。合成可能な SystemVerilog で記述されており、このコアは 4 つの GTH/GTY チャネルを 12.8 Gb/s でサポートし、サイクル精度の AXI-Stream データと決定論的な Subclass~1 遅延を提供します。これは 107 の構成可能なロジックブロック（約 437 の LUT）しか占有せず、同等の商業用 IP と比較して 79％の削減を示しています。各チャネルの弾性バッファ、SYSREF ロックされた LMFC 生成、およびオプションの LFSR デスクリャンブルを備えたモジュラーなデータパスは、高いチャネル数へのスケーリングを容易にします。私たちは、JESD204B モードでの Xilinx JESD204C IP に対するシミュレーションと、TI AFE58JD48 ADC を使用したハードウェアでのプロトコル準拠を検証しました。2 つの 12.8 Gb/s リンクで 80 MSPS、16 ビットサンプルを 30 分間ストリーミングすることで、モジュールの安定性を確認しました。
英文摘要#
The demand for hundreds of tightly synchronized channels operating at tens of MSPS in ultrasound systems exceeds conventional low-voltage differential signaling links' bandwidth, pin count, and latency. Although the JESD204B serial interface mitigates these limitations, commercial FPGA IP cores are proprietary, costly, and resource-intensive. We present ListenToJESD204B, an open-source receiver IP core released under a permissive Solderpad 0.51 license for AMD Xilinx Zynq UltraScale+ devices. Written in synthesizable SystemVerilog, the core supports four GTH/GTY lanes at 12.8 Gb/s and provides cycle-accurate AXI-Stream data alongside deterministic Subclass~1 latency. It occupies only 107 configurable logic blocks (approximately 437 LUTs), representing a 79% reduction compared to comparable commercially available IP. A modular data path featuring per-lane elastic buffers, SYSREF-locked LMFC generation, and optional LFSR descrambling facilitates scaling to high lane counts. We verified protocol compliance through simulation against the Xilinx JESD204C IP in JESD204B mode and on hardware using TI AFE58JD48 ADCs. Block stability was verified by streaming 80 MSPS, 16-bit samples over two 12.8 Gb/s links for 30 minutes with no errors.
文章ページ#
ListenToJESD204B：FPGA ベースの超音波取得システムのための軽量オープンソース JESD204B IP コア
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